因此，本文選用了LVDS 即低壓差分信號(hào)通信方式，符合了裝置現(xiàn)場(chǎng)的需求，即高抗干擾能力，高傳輸速率。
2.2 LVDS 總線概述
LVDS 總線它是一種電流環(huán)信號(hào)傳輸技術(shù)，是由美國(guó)國(guó)家半導(dǎo)體公司1994 年提出的一種信號(hào)傳輸模式。它是由電流驅(qū)動(dòng)，并通過在接受端放置一個(gè)負(fù)載而得到電壓。因此很容易遷移到低壓供電系統(tǒng)中去，而且性能不變。此外，它能在提供高數(shù)據(jù)傳輸率的同時(shí)具有很低的功耗。LVDS 總線共有四種典型結(jié)構(gòu)：點(diǎn)到點(diǎn)結(jié)構(gòu)；點(diǎn)到多點(diǎn)結(jié)構(gòu)；多點(diǎn)到多點(diǎn)結(jié)構(gòu)；矩陣開關(guān)結(jié)構(gòu)用。本文根據(jù)裝置的結(jié)構(gòu)和要求，由主控模塊跟多個(gè)智能模塊的通信。因此，總線的設(shè)計(jì)中，選用了矩陣開關(guān)結(jié)構(gòu)。這種結(jié)構(gòu)的特點(diǎn)是通過矩陣開關(guān)的控制，在同一時(shí)間可以有多個(gè)發(fā)送器工作，從而實(shí)現(xiàn)全雙工通信。
目前，在實(shí)現(xiàn)LVDS 總線時(shí)，主要有兩種實(shí)現(xiàn)方式，一種是專用的LVDS 芯片，如國(guó)外的美國(guó)國(guó)家半導(dǎo)體公司的DS92LV16 等，國(guó)內(nèi)的如山東芯元微電子公司“濱州芯”等。
另一種是基于FPGA 實(shí)現(xiàn)的LVDS 通信方式。本文在設(shè)計(jì)過程LVDS 的實(shí)現(xiàn)部分采用的后一種方式。
3FPGA 硬件設(shè)計(jì)及軟件實(shí)現(xiàn)
3.1 FPGA 硬件設(shè)計(jì)
在 FPGA 的硬件設(shè)計(jì)中，電源、復(fù)位和時(shí)鐘是保證系統(tǒng)正常運(yùn)行的最基本的先決條件，是保證系統(tǒng)運(yùn)行的最基本的二要素，配置電路是系統(tǒng)調(diào)試、維護(hù)和升級(jí)的接口，它們構(gòu)成了主控處理器基本單元電路。DSP 用數(shù)據(jù)總線和控制總線跟FPGA 連接，即用FPGA 3.3V 的I/0 端口跟DSP 連接。其結(jié)構(gòu)圖。
3.2 FPGA 軟件設(shè)計(jì)
基于 FPGA 設(shè)計(jì)的LVDS 總線結(jié)構(gòu)主要由控制單元、發(fā)送FIFO、數(shù)據(jù)處理單元、接收FIFO、時(shí)鐘倍頻器及輸入輸出單元等部分組成。整體結(jié)構(gòu)如圖3-2 所示，圖中以主控模塊與其中一個(gè)智能模塊的通信連接為例，總線上智能模塊端采用插拔式結(jié)構(gòu)。因此，其它智能模塊連接方式是同樣的。其中，數(shù)據(jù)處理單元包括了幀編碼器、串化器、解串器、幀解碼器。
同時(shí)在智能模塊端，同樣也包括了這些邏輯單元，從而實(shí)現(xiàn)了裝置內(nèi)部主控模塊與各智能模塊全雙工通信。
本文利用 Altera 公司的集成軟件開發(fā)環(huán)境QuartusⅡ，利用FPGA 硬件資源，實(shí)現(xiàn)了基于FPGA 的LVDS 總線通信方式。在該設(shè)計(jì)方案中主處理器采用了高速的DSP 處理器TMS320LF2407A，通過控制總線與EP2C50 通信，當(dāng)FPGA 得到總線控制權(quán)后，即發(fā)送同步幀（由同步字與填充字組成），待被尋址的智能模塊實(shí)現(xiàn)與自己的同步后，再發(fā)送數(shù)據(jù)幀。
各幀數(shù)據(jù)經(jīng)串化器轉(zhuǎn)化為兩對(duì)差分信號(hào)，并從中獲得同步信息并實(shí)現(xiàn)同步，繼而輸出有效數(shù)據(jù)，TMS320LF2407A 在接收FIFO，與上述過程正好相反。
TMS3202407A 與基于FPGA 的LVDS 總線通信，通過數(shù)據(jù)總線跟FPGA 中的I/O 端口連接進(jìn)行數(shù)據(jù)通信。通過地址和控制總線進(jìn)行狀態(tài)字的讀入和控制命令字的寫入，在主控模塊端總線數(shù)據(jù)的發(fā)送，是通過將所需下發(fā)的數(shù)據(jù)寫入FPGA的緩存器中，實(shí)現(xiàn)了DSP與FPGA數(shù)據(jù)的傳輸。DSP 讀取和寫入數(shù)據(jù)根據(jù)FPGA 外部請(qǐng)求中斷信號(hào)；為配合該處理器DSP 的時(shí)序，接口模塊的時(shí)鐘采用40Mhz，這樣就可以保證對(duì)微處理器的讀寫信號(hào)的識(shí)別，接口模塊內(nèi)部都是采用40Mhz 的時(shí)鐘；寫操作控制器是根據(jù)寫使能信號(hào)和地址總線上的地址數(shù)據(jù)進(jìn)行判斷，產(chǎn)生寫操作選擇器的選擇信號(hào)；寫操作選擇器就是根據(jù)寫操作控制器產(chǎn)生的選擇信號(hào)來決定將數(shù)據(jù)總線上的數(shù)據(jù)寫到發(fā)送FIFO 還是寄存器中；讀操作控制器就是根據(jù)讀使能信號(hào)和地址總線上的數(shù)據(jù)進(jìn)行判斷，產(chǎn)生讀操作選擇器的選擇信號(hào)；讀操作選擇器就是根據(jù)讀操作控制器產(chǎn)生的選擇信號(hào)來決定是讀取接收FIFO 的數(shù)據(jù)還是寄存器的數(shù)據(jù)。發(fā)送數(shù)據(jù)程序設(shè)計(jì)發(fā)送數(shù)據(jù)流程如圖3-3 所示。
主控模塊端總線接收數(shù)據(jù)的程序設(shè)計(jì)，根據(jù)DSP 外部中斷信號(hào)來處理，當(dāng)該引腳有上升沿觸發(fā)的時(shí)候，主程序就會(huì)響應(yīng)該中斷請(qǐng)求，在外部中斷事件里完成接收數(shù)據(jù)和存儲(chǔ)數(shù)據(jù)的工作。總線接收數(shù)據(jù)流程，主控模塊端接收到的數(shù)據(jù)存放于FPGA 的緩存器中，在需要調(diào)用時(shí)從FPGA 的緩存器中讀取出數(shù)據(jù)，對(duì)數(shù)據(jù)進(jìn)行處理。查看淺析小波閾值算法論文。
3.3 通信協(xié)議的定制
在進(jìn)入正式通信時(shí)，需要制定適合本裝置需要的通信協(xié)議，即主控模塊與各智能模塊的通信約定。由于LVDS 總線實(shí)現(xiàn)的是主控模塊與各智能模塊相互間的通信，因此本文自定了模塊間的通信協(xié)議。上發(fā)是智能模塊發(fā)送給主控模塊，上發(fā)數(shù)據(jù)包括電流、電壓、遙信狀態(tài)、脈沖計(jì)數(shù)、開關(guān)量動(dòng)作狀態(tài)信息等。下發(fā)即主控模塊發(fā)送給各智能模塊的信息，數(shù)據(jù)包括電壓電流采集命令、斷路器的合閘/分閘控制信號(hào)等動(dòng)作命令。
4 結(jié)論
近年來，對(duì)變電站的數(shù)字式測(cè)控裝置的研究已成為當(dāng)今電力系統(tǒng)中熱門的研究項(xiàng)目。變電站測(cè)控裝置主模塊與智能模塊的數(shù)據(jù)傳輸采用高速可靠的基于FPGA 的LVDS 通訊方式，增強(qiáng)了系統(tǒng)的響應(yīng)速度，使得重要信息可以快速上傳，改善了裝置性能，進(jìn)一步實(shí)現(xiàn)變電站的穩(wěn)定運(yùn)行。本文對(duì)變電站數(shù)字式測(cè)控裝置的研究具有重要的實(shí)用價(jià)值和廣闊的市場(chǎng)前景。
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