實(shí)現(xiàn)過程 ISE中的實(shí)現(xiàn)（Implement）過程，是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ)，并將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的。
實(shí)現(xiàn)過程主要分為3個(gè)步驟：
1）翻譯（Translate）
翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語(yǔ)
2）映射（MAP）
映射的主要作用是將設(shè)計(jì)映射到具體型號(hào)的器件上
3）布局布線（Place&Route）
布局布線的主要作用是調(diào)用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對(duì)設(shè)計(jì)模塊進(jìn)行實(shí)際布局，并根據(jù)設(shè)計(jì)連接，對(duì)布局后的模塊進(jìn)行布線，產(chǎn)生FPGA配置文件。
設(shè)計(jì)約束原理
設(shè)計(jì)約束文件直接影響設(shè)計(jì)性能和設(shè)計(jì)效率。Xilinx的ISE軟件提供了實(shí)現(xiàn)不同類型約束的方法。
ISE約束入口方法
ISE工具約束類型 芯片類型
Constraints Editor 時(shí)序 所有CPLD和FPGA
PlanAheadIO布局和面積組約束 所有FPGA
PACEIO布局 所有CPLD
Schematic and Symbol EditorsIO布局和其他布局約束 所有CPLD和FPGA
用戶約束文件（User Constraints File，UCF）是一個(gè)ASCII文件，該文件指明了用于邏輯設(shè)計(jì)的約束。設(shè)計(jì)者可以使用文本編輯器和約束編輯器來(lái)創(chuàng)建UCF文件。這些約束影響邏輯設(shè)計(jì)在目標(biāo)器件的實(shí)現(xiàn)方式。設(shè)計(jì)者可以使用UCF文件來(lái)覆蓋設(shè)計(jì)入口所聲明的約束。
UCF文件時(shí)NGDBuild的輸入。UCF文件將成為生成后的NGD文件的一部分。對(duì)于FPGA芯片來(lái)說，當(dāng)設(shè)計(jì)被映射時(shí)，將使用這些約束中的一部分，并且將其中的一部分約束寫入到MAP所生成的物理約束（Physical Constraints File ，PCF）文件中。PCF文件被物理設(shè)計(jì)工具使用（比如PAR 和時(shí)序分析工具），在設(shè)計(jì)映射后，將運(yùn)行物理設(shè)計(jì)工具。
在下面的文件中可以找到邏輯約束條件：
1）網(wǎng)表約束文件（Netlist Constraint File，NCF）是由綜合工具生成的ASCII文件。
2）UCF文件時(shí)由用戶生成的ASCII文件。
NCF文件和UCF文件的通用規(guī)則包括：
1）UCF和NCF文件是大小寫敏感
2）每一個(gè)描述使用“;"結(jié)束。
3）當(dāng)描述超過一行時(shí)不需要使用連接符進(jìn)行連接（由于分號(hào)表示結(jié)束）。
4）Xilinx推薦設(shè)計(jì)者將相似的塊和元件構(gòu)成一個(gè)組來(lái)進(jìn)行一個(gè)時(shí)序約束，而不需要分別進(jìn)行約束。
5）UCF和NCF文件的注釋使用#符號(hào)開頭。
6）在UCF和NCF文件中，描述不需要規(guī)定先后順序。
7）將NET和INST名字用雙引號(hào)括住表示。
# Virtex 6 ML605 Evaluation Platform
NET "fpga_0_RS232_Uart_1_RX_pin" IOSTANDARD = LVCMOS25;
NET "fpga_0_RS232_Uart_1_RX_pin" LOC = J24;
8）設(shè)計(jì)人員可以對(duì)一個(gè)給定的實(shí)例進(jìn)行多個(gè)約束。
INST myInst LOC=P53 | IOSTANDARD =LVPECL33 | SLEW = FAST ；
如果約束出現(xiàn)沖突時(shí)，UCF覆蓋NCF和原理圖、網(wǎng)表的約束。NCF覆蓋原理圖和網(wǎng)表約束。
PCF文件時(shí)一個(gè)ASCII文件，其中包括兩部分：
1）由映射工具產(chǎn)生的物理約束。
2） 由用戶輸入的物理約束
時(shí)序約束原理
Xilinx軟件允許設(shè)計(jì)者為設(shè)計(jì)指定精確的時(shí)序要求。使用全局或者路徑指定的約束，來(lái)指定這些要求。
用于指定時(shí)序約束的基本方法是在用戶約束文件中輸入這些約束。此外，能在源文件中輸入約束。
一旦設(shè)計(jì)者定義了時(shí)序規(guī)范和映射了設(shè)計(jì)，PAR基于這些要求布局和布線設(shè)計(jì)。
使用命令行工具TRACE或者時(shí)序分析器來(lái)分析指定時(shí)序要求的結(jié)果。
當(dāng)一個(gè)網(wǎng)絡(luò)有多處時(shí)序約束時(shí)，XST以下面的順序來(lái)處理時(shí)序約束：
1）信號(hào)上指定的約束
2）頂層模塊指定的約束
3）頂層模塊全局約束
引腳約束
引腳約束用來(lái)確定IO引腳的工作特性，其約束主要包括以下幾個(gè)方面：
1）位置約束：用來(lái)定義設(shè)計(jì)的I/O在FPGA引腳上的位置。該約束的文字描述：
NET “name" LOC = "A23";
2)IO 標(biāo)準(zhǔn)約束：用來(lái)定義I/O引腳的電氣標(biāo)準(zhǔn)。該約束的文字描述：
NET ”name" IOSTANDARD = “LVTTL”；
3）IO驅(qū)動(dòng)能力約束：用來(lái)定義輸出引腳的驅(qū)動(dòng)能力（以電流mA表示）。該約束的文字表述：
INST “instance_name” DRIVE = {2 | 4 | 6 | 8 | 12 | 16 | 24}；
4）IO抖動(dòng)率約束：用來(lái)定義輸出引腳的抖動(dòng)率。可選擇的參數(shù)包括SLOW和FAST。
5）IO延時(shí)約束：用來(lái)定義輸入路徑的延遲元件?？蛇x擇的參數(shù)包括NONE（關(guān)閉所有的IBUF和IFD路徑延遲）、BOTH（打開所有的IBUF和IFD路徑延遲）、IBUF（設(shè)置關(guān)閉在I/O元件內(nèi)的任何寄存器的延遲，同時(shí)如果輸入緩沖驅(qū)動(dòng)I/O元件外的一個(gè)寄存器的D引腳則打開元件外的寄存器延遲）、IFD（打開任何I/O元件外的寄存器，同時(shí)如果寄存器占用了I/O元件的輸入側(cè)則關(guān)閉元件外的寄存器的延遲）（不考慮IOB=TRUE約束）。該約束文字描述：
INST “instance_name" IOBDELAY = {NONE | BOTH | IBUF | IFD};
6）IO端約束：用于映射約束。可選的參數(shù)：PULLDOWN（當(dāng)I/O無(wú)驅(qū)動(dòng)時(shí)，保證其為邏輯低，避免三態(tài)）、PULLUP（當(dāng)I/O無(wú)驅(qū)動(dòng)時(shí)，保證其為邏輯高，避免三態(tài)），KEEPER（包含輸出引腳的值）。該約束的文字描述：
NET ” pad_net_name“ {KEEPER | PULLUP | PULLDOWN};
