1 引言
信息通過傳輸介質(zhì)在發(fā)送端和接收端之間傳送。信息的原始形式通常是不適合直接進(jìn)行傳送，需要把它加載到高頻載波上來實(shí)現(xiàn)信息的傳送。把信息加載到高頻載波上的過程被稱作為調(diào)制。
幅度調(diào)制是一種相對(duì)便宜的調(diào)制方式，尤其是全載波雙邊帶幅度調(diào)制可以使用簡單的解調(diào)器電路，因此這種調(diào)制方式在商業(yè)廣播以及民用波段的雙向無線移動(dòng)通信中獲得應(yīng)用。
原始信息信號(hào)、載波信號(hào)和全載波雙邊帶幅度調(diào)制信號(hào)之間的關(guān)系如下。
原始信息信號(hào)：
載波信號(hào)：
全載波雙邊帶幅度調(diào)制信號(hào)：
在上面的關(guān)系式中，kam為調(diào)幅靈敏度，反映原始信息信號(hào)對(duì)幅度調(diào)制信號(hào)的高頻幅度的影響程度。
傳統(tǒng)的幅度調(diào)制電路是一個(gè)非線性電路，利用非線性特性實(shí)現(xiàn)調(diào)制信號(hào)中的乘法運(yùn)算。幅度調(diào)制電路有兩個(gè)輸入端，一個(gè)輸入原始信息信號(hào)；另一個(gè)輸入單一頻率的載波信號(hào)。不同的廣播電臺(tái)采用不同的載波頻率以避免相互干擾。利用LC振蕩器產(chǎn)生載波信號(hào)具有頻率調(diào)節(jié)方便的優(yōu)點(diǎn)，但是頻率穩(wěn)定度較低；使用晶體振蕩器具有頻率穩(wěn)定度高，但是頻率調(diào)節(jié)不方便。
2 直接數(shù)字頻率合成
直接數(shù)字頻率合成（Direct Digital Synthesis，DDS）技術(shù)利用數(shù)字方法可以產(chǎn)生任意波形的信號(hào)，而且所產(chǎn)生的信號(hào)同時(shí)具有頻率穩(wěn)定度高和頻率調(diào)整精度高的特點(diǎn)，適合用作載波信號(hào)。基于DDS技術(shù)產(chǎn)生信號(hào)波形的原理圖如圖1所示。
圖1 DDS技術(shù)產(chǎn)生信號(hào)波形的原理圖
DDS信號(hào)源的核心是相位累加器，它類似一個(gè)計(jì)數(shù)器。每來一個(gè)時(shí)鐘信號(hào)，相位累加器的輸出就增加一個(gè)步長的相位增加量，相位增加量的大小由頻率控制字確定，改變頻率控制字就可以改變相位增加的速度，從而改變輸出信號(hào)的頻率。信號(hào)波形的數(shù)據(jù)表里包含待產(chǎn)生信號(hào)一個(gè)完整周期的幅度—相位數(shù)據(jù)，該數(shù)據(jù)可以由需要產(chǎn)生的信號(hào)利用采樣和量化來獲得。從波形數(shù)據(jù)表中讀出相位累加器輸出相位信號(hào)值對(duì)應(yīng)的幅度數(shù)據(jù)，通過數(shù)字/模擬轉(zhuǎn)換器將該數(shù)據(jù)轉(zhuǎn)換成所需的模擬信號(hào)波形輸出。數(shù)字/模擬轉(zhuǎn)換器輸出的信號(hào)是由一系列階梯近似的模擬信號(hào)，由于也是每來一個(gè)時(shí)鐘信號(hào)完成一次轉(zhuǎn)換，因此輸出信號(hào)中的諧波頻率是固定的，利用濾波器濾除這些諧波分量就可以獲得滿意的輸出信號(hào)波形。
相位累加器的相位累加為循環(huán)迭加，這樣使得輸出信號(hào)的相位是連續(xù)的。相位累加器進(jìn)行線性相位累加，累加至滿量時(shí)產(chǎn)生一次計(jì)數(shù)溢出，這個(gè)溢出率即為輸出信號(hào)的頻率。頻率控制字內(nèi)的相位增加量越大，相位累加器的溢出率越高，輸出信號(hào)的頻率越高。
如果相位累加器的位數(shù)為N，頻率控制字內(nèi)的相位增量為K，參考時(shí)鐘頻率為fSYSCLK，則DDS系統(tǒng)輸出信號(hào)的頻率fO為：
（4）
輸出信號(hào)的頻率分辨率Δf0為：
（5）
參考時(shí)鐘由晶體振蕩器提供，具有較高的頻率穩(wěn)定度。DDS系統(tǒng)的工作類似于數(shù)字分頻電路，輸出信號(hào)的頻率穩(wěn)定度等同于參考時(shí)鐘的頻率穩(wěn)定度，即可以達(dá)到晶振的頻率穩(wěn)定度。
3 AD9854芯片介紹
AD9854把DDS技術(shù)和高速數(shù)字/模擬轉(zhuǎn)換器結(jié)合在一起，形成一個(gè)全數(shù)字化、可編程的頻率合成器。在一個(gè)精確的時(shí)鐘源的控制下，它可以產(chǎn)生一個(gè)頻譜較純、頻率―相位―幅度可編程的正弦信號(hào)。
AD9854的DDS核具有48位的相位累加器，當(dāng)系統(tǒng)時(shí)鐘為300MHz時(shí)，輸出信號(hào)的頻率分辨率仍可達(dá)1mHz。如果一個(gè)正弦波信號(hào)周期包括30個(gè)采樣點(diǎn)，它的輸出信號(hào)頻率可達(dá)10MHz，滿足幅度調(diào)制廣播載波頻率535～1605kHz的要求。AD9854還包含一個(gè)4×到20×?xí)r鐘倍頻電路，因此該電路允許使用較低的外部時(shí)鐘頻率來獲得較高的系統(tǒng)時(shí)鐘頻率，降低了對(duì)外部時(shí)鐘在工作頻率方面的要求。
在信號(hào)幅度控制方面，AD9854具有12位數(shù)字乘法器，提供12位的輸出幅度調(diào)整率。該乘法器位于波形數(shù)據(jù)表與數(shù)字/模擬轉(zhuǎn)換器之間，它的一個(gè)輸入來自波形數(shù)據(jù)表的數(shù)字載波，另一個(gè)輸入來芯片外部的數(shù)據(jù)。當(dāng)外部輸入的數(shù)據(jù)來源于原始信息信號(hào)時(shí)，利用這個(gè)乘法器就可以實(shí)現(xiàn)如式（3）所示的幅度調(diào)制信號(hào)。
AD9854工作參數(shù)，例如輸出幅度調(diào)制信號(hào)的載波頻率以及幅度，可以通過向它的寄存器寫入數(shù)據(jù)來實(shí)現(xiàn)。寄存器的訪問具有8位并行和SPI兼容的串行兩種方式。向寄存器寫入數(shù)據(jù)并不能使AD9854的工作發(fā)生變化，芯片只有在接收到數(shù)據(jù)刷新信號(hào)才能實(shí)現(xiàn)工作狀態(tài)的改變。刷新信號(hào)可以由AD9854內(nèi)部電路產(chǎn)生，也可以由外部提供。本設(shè)計(jì)采用外部提供，保證數(shù)據(jù)刷新與對(duì)原始信息信號(hào)采樣的同步。
4 AD9854芯片串行數(shù)據(jù)接口的實(shí)現(xiàn)
AD9854的工作控制可通過向其內(nèi)部寄存器寫入數(shù)據(jù)來實(shí)現(xiàn)，工作狀態(tài)可由從其內(nèi)部寄存器讀出數(shù)據(jù)來獲得。工作在串行方式時(shí)，芯片的大多數(shù)控制管腳處于非激活狀態(tài)，僅使用少數(shù)控制管腳，本設(shè)計(jì)就采用串行方式控制AD9854的工作。串行方式的2線信號(hào)傳輸方式信息傳輸包括2部分，第一部分提供控制指令，包括讀/寫信息和寄存器地址；第二部分提供具體的工作數(shù)據(jù)，其關(guān)系如圖2所示。
圖2 串行傳輸關(guān)系圖
利用串行方式完成一次原始信息數(shù)據(jù)輸入來控制載波的振幅包括1個(gè)字節(jié)的控制指令和2個(gè)字節(jié)的數(shù)據(jù)，共計(jì)24位。串行傳輸數(shù)據(jù)和時(shí)鐘的時(shí)序圖如圖3所示。串行時(shí)鐘周期的最小值為100ns，按這樣的傳輸速率，完成24位串行數(shù)據(jù)的傳送只需要2.4us。對(duì)語音信號(hào)采樣率的現(xiàn)行標(biāo)準(zhǔn)為8kHz，即采樣周期為125us，在一個(gè)語音信號(hào)的采樣周期內(nèi)完全有能力完成向AD9854芯片的原始信息數(shù)據(jù)傳輸。
圖3 串行傳輸時(shí)序圖
AD9854的控制芯片還需要去控制將待傳輸?shù)恼Z音信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的模擬/數(shù)字轉(zhuǎn)換器的工作。由于可編程邏輯器件具有并行工作的特點(diǎn)，使得其對(duì)模擬/數(shù)字轉(zhuǎn)換器的控制工作和向AD9854的數(shù)據(jù)傳輸可以采用流水線的方法進(jìn)行。設(shè)計(jì)中采用ALTERA公司的FPGA器件EP1C3，這種FPGA器件的端口電壓支持3.3V，這與AD9854芯片相同；同時(shí)它具有104個(gè)用戶可使用的輸入/輸出管腳，足夠整個(gè)系統(tǒng)使用；再有就是它的內(nèi)部也具有基于鎖相環(huán)的時(shí)鐘倍頻電路，降低了對(duì)外部時(shí)鐘在工作頻率方面的要求。
采用有限狀態(tài)機(jī)（FSM）的時(shí)序電路模型，使用VHDL實(shí)現(xiàn)的AD9854芯片數(shù)據(jù)接口代碼格式如下：
IF (start_ad9854 = '0') THEN --啟動(dòng)信號(hào)有效，狀態(tài)清0
current_state <= 0;
ELSIF (start_ad9854 = '1') THEN --啟動(dòng)信號(hào)無效，狀態(tài)機(jī)工作
IF (clk_ad9854'EVENT AND clk_ad9854 = '1') THEN --AD9854串行2線數(shù)據(jù)傳輸模塊時(shí)鐘有效
CASE current_state IS --根據(jù)有限狀態(tài)機(jī)狀態(tài)進(jìn)行分支處理
······
WHEN 24 => --當(dāng)前狀態(tài)24
current_state <= 25; --下一個(gè)狀態(tài)25
cs <= '0'; sclk <= '0'; sdio <= amplitude(11); updata <= '0';
--模擬/數(shù)字轉(zhuǎn)換結(jié)果位11數(shù)據(jù)
WHEN 25 => --當(dāng)前狀態(tài)25
current_state <= 26; --下一個(gè)狀態(tài)26
cs <= '0'; sclk <= '1'; sdio <= amplitude(11); updata <= '0';
--串行時(shí)鐘有效，位11數(shù)據(jù)寫入
······
WHEN 50 => --當(dāng)前狀態(tài)50
current_state <= 50; --下一個(gè)狀態(tài)50
cs <= '1'; sclk <= '0'; sdio <= '0'; updata <= '0';
······
圖4 AD9854芯片數(shù)據(jù)接口仿真波形圖
圖4是實(shí)現(xiàn)向AD9854芯片傳送模擬/數(shù)字轉(zhuǎn)換結(jié)果的仿真波形圖。模塊時(shí)鐘clk_ad9854頻率選取1MHz。每個(gè)數(shù)據(jù)傳送循環(huán)由啟動(dòng)信號(hào)start_ad9854為低電平開始，這使得當(dāng)前狀態(tài)為0。當(dāng)啟動(dòng)信號(hào)變?yōu)楦唠娖剑谀K時(shí)鐘的控制下依次產(chǎn)生所需的各個(gè)狀態(tài)。在每個(gè)狀態(tài)下，分別產(chǎn)生串行數(shù)據(jù)傳送選擇信號(hào)cs、串行時(shí)鐘信號(hào)sclk、串行數(shù)據(jù)信號(hào)sdio和刷新信號(hào)updata。當(dāng)前數(shù)據(jù)傳送完成以后，狀態(tài)機(jī)在最后一個(gè)狀態(tài)自跳轉(zhuǎn)，如代碼舉例中的狀態(tài)50，等待下一個(gè)數(shù)據(jù)傳送循環(huán)開始時(shí)的啟動(dòng)信號(hào)start_ad9854低電平。
5 結(jié)束語
本文作者創(chuàng)新點(diǎn)：實(shí)現(xiàn)了一個(gè)全數(shù)字化的幅度調(diào)制電路，并包括載波信號(hào)的產(chǎn)生。利用調(diào)幅收音機(jī)在整個(gè)頻段內(nèi)對(duì)電路的工作進(jìn)行了檢測，獲得滿意的結(jié)果。相對(duì)于模擬幅度調(diào)制電路，數(shù)字幅度調(diào)制電路具有抗干擾能力強(qiáng)、一致性好以及容易實(shí)現(xiàn)設(shè)計(jì)自動(dòng)化等優(yōu)點(diǎn)。
ALTERA公司的FPGA器件不僅提供實(shí)現(xiàn)邏輯電路的資源，同時(shí)也提供了大量的嵌入式存儲(chǔ)模塊。采用FPGA器件可以很方便地實(shí)現(xiàn)相位累加器和波形數(shù)據(jù)表，工作速率也滿足要求。如果用它來實(shí)現(xiàn)DDS信號(hào)源，當(dāng)前的主要困難為必須添加數(shù)字/模擬轉(zhuǎn)換器，高速數(shù)字/模擬轉(zhuǎn)換器不僅價(jià)格較高，而且它與FPGA器件之間的高速數(shù)據(jù)傳送對(duì)電路板也提出較高的要求。
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