專家關(guān)于高速線路的布線問題解答1
1。 如何處理實(shí)際布線中的一些理論沖突的問題
問：在實(shí)際布線中，很多理論是相互沖突的；
例如： 1。處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對(duì)的隔離會(huì)導(dǎo)致小信號(hào)模擬地走線過長(zhǎng)，很難實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？
2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長(zhǎng)、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè)問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請(qǐng)問如何解決這些沖突？
答：1. 基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。
2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。
3. 確實(shí)高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。
2。在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題？差分布線方式是如何實(shí)現(xiàn)的？對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？
答：信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。 要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的。
專家關(guān)于高速線路的布線問題解答2
3。 關(guān)于高速差分信號(hào)布線
問：在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號(hào)1GHz以上，阻抗為50歐姆。在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對(duì)之間可否加一匹配電阻？
答：會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒有看過, 所以我無法評(píng)論。 對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。
4。問：?jiǎn)枺阂岣呖垢蓴_性，除了模擬地和數(shù)字地分開只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見和建議！
答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號(hào)和模擬信號(hào)不要有交錯(cuò), 尤其不要跨過分割地的地方(moat)。
5。 關(guān)于高速PCB設(shè)計(jì)中信號(hào)層空白區(qū)域敷銅接地問題
問：在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？
答：般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特 性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。
6。 高速信號(hào)線的匹配問題
問：在高速板(如p4的主板)layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線）要匹配? 如果不匹配會(huì)帶來什么隱患？其匹配的長(zhǎng)度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？
答： 要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號(hào)完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。 所有走線的長(zhǎng)度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來的。影響信號(hào)延遲時(shí)間的因素很多，走線長(zhǎng)度只是其一。P4要求某些信號(hào)線長(zhǎng)度要在某個(gè)范圍就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長(zhǎng)度的允許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請(qǐng)到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。
7。 問： 在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？
答：一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。 至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。
8。如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對(duì)周圍模擬小信號(hào)的高頻干擾,有沒有一些設(shè)計(jì)的基本思路? 謝謝
答：選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。
9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。
答：在EDA軟件的專門術(shù)語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層
Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開定義。 Topoverlay: 無法從字面得知其意義。多提供些訊息來進(jìn)一步討論。
Bottomoverlay: 無法從字面得知其意義?？啥嗵峁┬┯嵪磉M(jìn)一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應(yīng)指頂層阻焊層，避免在制造過程中或?qū)砭S修時(shí)可能不小心的短路 Bottomsolder: 應(yīng)指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對(duì)應(yīng)的符號(hào)，個(gè)數(shù)的一個(gè)表。
Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會(huì)有一個(gè)對(duì)應(yīng)的符號(hào)。
Multilayer: 應(yīng)該沒有單獨(dú)這一層，能指多層板，針對(duì)單面板和雙面板而言。
10。一個(gè)系統(tǒng)往往分成若干個(gè)PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個(gè)問題如何解決？
答：各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。
11。（1）能否提供一些經(jīng)驗(yàn)數(shù)據(jù)、公式和方法來估算布線的阻抗。（2）當(dāng)無法滿足阻抗匹配的要求時(shí)，是在信號(hào)線的末端加并聯(lián)的匹配電阻好，還是在信號(hào)線上加串聯(lián)的匹配電阻好。（3）差分信號(hào)線中間可否加地線
答：1.以下提供兩個(gè)常被參考的特性阻抗公式： a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。 最好還是用仿真軟件來計(jì)算比較準(zhǔn)確。
2.選擇端接(termination)的方法有幾項(xiàng)因素要考慮: a.信號(hào)源(source driver)的架構(gòu)和強(qiáng)度。 b.功率消耗(power consumption)的大小。 c.對(duì)時(shí)間延遲的影響，這是最重要考慮的一點(diǎn)。 所以，很難說哪一種端接方式是比較好的。
3.差分信號(hào)中間一般是不能加地線。因?yàn)椴罘中盘?hào)的應(yīng)用原理最重要的一點(diǎn)便是利用差分信號(hào)間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會(huì)破壞耦合效應(yīng)。
12。 能介紹一些國(guó)外的目前關(guān)于高速PCB設(shè)計(jì)水平、加工能力、加工水平、加工材質(zhì)以及相關(guān)的技術(shù)書籍和資料嗎？
答：現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算機(jī)等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。計(jì)算機(jī)相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。 以下提供幾本不錯(cuò)的技術(shù)書籍： 1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；
13. 有關(guān)柔性電路板的設(shè)計(jì)與加工
我公司打算采用柔性電路板設(shè)計(jì)來解決小型成像系統(tǒng)中信號(hào)傳送和電路板互接的問題。請(qǐng)問剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？另外國(guó)內(nèi)何處可以承接該類電路板加工？
answer: 可以用一般設(shè)計(jì)PCB的軟件來設(shè)計(jì)柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個(gè)廠商會(huì)依據(jù)他們的制造能力會(huì)對(duì)最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)”FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。
14. PCB的布線調(diào)整
我想請(qǐng)問一個(gè)問題:因覺機(jī)器布的不如意,調(diào)整起來反而費(fèi)時(shí)。我一般是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€的(ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號(hào)線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時(shí)間較多的是調(diào)整這些密度大的信號(hào)線, 一是調(diào)整線間的距離,使之盡可能的均勻。因?yàn)樵诓季€的過程中,一般的都時(shí)不時(shí)的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到最后，這種情況越是多。 二是調(diào)整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個(gè)彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來也費(fèi)時(shí)間。 我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個(gè)方面幫我自動(dòng)地調(diào)整?；蚴羌幢阋巡纪?，如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最后我覺的需要調(diào)整元件的封裝，也就是說整片布線都需要調(diào)整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動(dòng)均勻調(diào)整元件封裝的距離而不能自動(dòng)調(diào)整線距和線寬?？赡苁瞧渲械囊恍┕δ芪疫€不會(huì)用,或是有其他什么辦法,在此請(qǐng)教一下。
answer:線寬和線距是影響走線密度其中兩個(gè)重要的因素。一般在設(shè)計(jì)工作頻率較高的板子時(shí)，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會(huì)決定出符合的線寬。而線距則和串?dāng)_(Crosstalk)大小有絕對(duì)的關(guān)系。最小可以接受的線距決定于串?dāng)_對(duì)信號(hào)時(shí)間延遲與信號(hào)完整性的影響是否能接受。這最小線距可由仿真軟件做預(yù)仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應(yīng)該已經(jīng)決定好了，并且不能隨意更動(dòng)，因?yàn)闀?huì)影響特性阻抗和串?dāng)_。這也是為什幺大部分的EDA布線軟件在做自動(dòng)布線或調(diào)整時(shí)不會(huì)去動(dòng)線寬和最小線距。 如果這線寬和最小線距已經(jīng)設(shè)定好在布線軟件，則布線調(diào)整的方便與否就看軟件繞線引擎的能力強(qiáng)弱而定。如果您對(duì)蔽公司Expedition有興趣試看看我們的繞線引擎，
15. 關(guān)于高速數(shù)字PCB
請(qǐng)問適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？另外，一般PCB LAYOUT工程師總是根據(jù)DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師？誰應(yīng)該對(duì)板級(jí)系統(tǒng)的性能負(fù)主要責(zé)任。謝謝！
answer:與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。 誰應(yīng)該負(fù)責(zé)制定guideline可能每個(gè)公司有不同的情況而有不同安排。Guideline的制定必須對(duì)整個(gè)系統(tǒng)、芯片、電路動(dòng)作原理有充分的了解，才能制定出符合電氣規(guī)范且可實(shí)現(xiàn)的guideline。所以，以我個(gè)人的觀點(diǎn)，硬件系統(tǒng)工程師似乎較適合這個(gè)角色。當(dāng)然，資深PCB工程師可以提供在實(shí)際實(shí)現(xiàn)時(shí)的經(jīng)驗(yàn)，使得這guideline可以實(shí)現(xiàn)的更好。
16．電路板DEBUG應(yīng)從那幾個(gè)方面著手。
問：請(qǐng)問板子設(shè)計(jì)好，生產(chǎn)出來，DEBUG應(yīng)從那幾個(gè)方面著手。
答：就數(shù)字電路而言，首先先依序確定三件事情：
1.確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會(huì)要求某些電源之間起來的順序與快慢有某種規(guī)范。
2.確認(rèn)所有時(shí)鐘信號(hào)頻率都工作正常且信號(hào)邊緣上沒有非單調(diào)(non-monotonic)的問題。
3.確認(rèn)reset信號(hào)是否達(dá)到規(guī)范要求。
這些都正常的話，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號(hào)。接下來依照系統(tǒng)運(yùn)作原理與bus protocol來debug。
17．現(xiàn)在常用的電子PCB設(shè)計(jì)軟件如何滿足電路抗干擾的要求?
問： 現(xiàn)在有哪些PCB設(shè)計(jì)軟件,如何用PROTEL99合理的設(shè)計(jì)符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?
答：我沒有使用Protel的經(jīng)驗(yàn)，以下僅就設(shè)計(jì)原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應(yīng)對(duì)信號(hào)質(zhì)量與時(shí)序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長(zhǎng)度與間距，時(shí)鐘(或strobe)信號(hào)skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces
17．現(xiàn)在常用的電子PCB設(shè)計(jì)軟件如何滿足電路抗干擾的要求?
問： 現(xiàn)在有哪些PCB設(shè)計(jì)軟件,如何用PROTEL99合理的設(shè)計(jì)符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?
答：我沒有使用Protel的經(jīng)驗(yàn)，以下僅就設(shè)計(jì)原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應(yīng)對(duì)信號(hào)質(zhì)量與時(shí)序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長(zhǎng)度與間距，時(shí)鐘(或strobe)信號(hào)skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces。
18．關(guān)于lvds信號(hào)的布線
問： 對(duì)于lvds低壓差分信號(hào)，原則上是布線等長(zhǎng)、平行，但實(shí)際上較難實(shí)現(xiàn)，是否能提供一些經(jīng)驗(yàn)？
答 差分信號(hào)布線時(shí)要求等長(zhǎng)且平行的原因有下列幾點(diǎn)：
1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。
2.等長(zhǎng)的目的是想要確保時(shí)序(timing)的準(zhǔn)確與對(duì)稱性。因?yàn)椴罘中盘?hào)的時(shí)序跟這兩個(gè)信號(hào)交叉點(diǎn)(或相對(duì)電壓差值)有關(guān)，如果不等長(zhǎng)，則此交叉點(diǎn)不會(huì)出現(xiàn)在信號(hào)振幅(swing amplitude)的中間，也會(huì)造成相鄰兩個(gè)時(shí)間間隔(time interval)不對(duì)稱，增加時(shí)序控制的難度。
3.不等長(zhǎng)也會(huì)增加共模(common mode)信號(hào)的成分，影響信號(hào)完整性(signal integrity)。
19： 問：在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低，請(qǐng)專家介紹在高速（>100MHz）高密度PCB設(shè)計(jì)中的技巧?
答：在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：
1.控制走線特性阻抗的連續(xù)與匹配。
2.走線間距的大小。一般常看到的間距為兩倍線寬?？梢酝高^仿真來知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。
3.選擇適當(dāng)?shù)亩私臃绞健?
4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會(huì)增加。
在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長(zhǎng)，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對(duì)時(shí)序與信號(hào)完整性的影響。
20．電源濾波的講究
問：請(qǐng)問，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時(shí)LC比RC濾波效果差，請(qǐng)問這是為什么，濾波時(shí)選用電感，電容值的方法是什么？
答; LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC濾波要付出的代價(jià)是電阻本身會(huì)耗能，效率較差，且要注意所選電阻能承受的功率。
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如果LC的輸出端會(huì)有機(jī)會(huì)需要瞬間輸出大電流，則電感值太大會(huì)阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。
電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會(huì)較大。而電容的ESR/ESL也會(huì)有影響。
另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對(duì)負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。
21. 多個(gè)數(shù)/模地的接法
問：當(dāng)一塊PCB板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開，并分別在一點(diǎn)相連。這樣，一塊PCB板上的地將被分割成多塊，而且如何相互連接也大成問題。但有人采用另外一種辦法，即在確保數(shù)/模分開布局，且數(shù)/模信號(hào)走線相互不交叉的情況下，整個(gè)PCB板地不做分割，數(shù)/模地都連到這個(gè)地平面上，這樣做有何道理，請(qǐng)專家指教。
答 將數(shù)/模地分開的原因是因?yàn)閿?shù)字電路在高低電位切換時(shí)會(huì)在電源和地產(chǎn)生噪聲，噪聲的大小跟信號(hào)的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號(hào)不交叉， 模擬的信號(hào)依然會(huì)被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。另外，數(shù)模信號(hào)走線不能交叉的要求是因?yàn)樗俣壬钥斓臄?shù)字信號(hào)其返回電流路徑(return current path)會(huì)盡量沿著走線的下方附近的地流回?cái)?shù)字信號(hào)的源頭，若數(shù)模信號(hào)走線交叉，則返回電流所產(chǎn)生的噪聲便會(huì)出現(xiàn)在模擬電路區(qū)域內(nèi)
22．線路板設(shè)計(jì)與EMC！
問：線路板設(shè)計(jì)如果考慮EMC，必定提高不少成本。請(qǐng)問如何盡可能的答道EMC要求，又不致帶太大的成本壓力？謝謝。
答：PCB板上會(huì)因EMC而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個(gè)系統(tǒng)通過EMC的要求。以下僅就PCB板的設(shè)計(jì)技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應(yīng)。
1、盡可能選用信號(hào)斜率(slew rate)較慢的器件，以降低信號(hào)所產(chǎn)生的高頻成分。 2、注意高頻器件擺放的位置，不要太靠近對(duì)外的連接器。
3、注意高速信號(hào)的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。
4、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計(jì)所需。
5、對(duì)外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground。
6、可適當(dāng)運(yùn)用ground guard/shunt traces在一些特別高速的信號(hào)旁。但要注意guard/shunt traces對(duì)走線特性阻抗的影響。
7、電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。
23．GSM 手機(jī)PCB設(shè)計(jì)
問 ： 請(qǐng)問專家GSM手機(jī)PCB設(shè)計(jì)有什么要求和技巧?
答： 手機(jī)PCB設(shè)計(jì)上的挑戰(zhàn)在于兩個(gè)地方：一是板面積小，二是有RF的電路。因?yàn)榭捎玫陌迕娣e有限，而又有數(shù)個(gè)不同特性的電路區(qū)域，如RF電路、電源電路、 話音模擬電路、一般的數(shù)字電路等，它們都各有不同的設(shè)計(jì)需求。
1、首先必須將RF與非RF的電路在板子上做適當(dāng)?shù)膮^(qū)隔。因?yàn)镽F的電源、地、及阻抗設(shè)計(jì)規(guī)范較嚴(yán)格。
2、因?yàn)榘迕娣e小，可能需要用盲埋孔(blind/buried via)以增加走線面積。
3、注意話音模擬電路的走線，不要被其它數(shù)字電路，RF電路等產(chǎn)生串?dāng)_現(xiàn)象。 除了拉大走線間距外，也可使用ground guard trace抑制串?dāng)_。
4、適當(dāng)做地層的分割， 尤其模擬電路的地要特別注意，不要被其它電路的地噪聲干擾。
5、注意各電路區(qū)域信號(hào)的回流電流路徑(return current path)， 避免增加串?dāng)_的可能性。
24：pcb設(shè)計(jì)中需要注意哪些問題？
答PCB設(shè)計(jì)時(shí)所要注意的問題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個(gè)要注意的原則。
1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會(huì)影響信號(hào)品質(zhì)，甚至電磁輻射問題。
2、電源和地相關(guān)的走線與過孔(via)要盡量寬，盡量大。
3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對(duì)走線的難易，甚至信號(hào)質(zhì)量都有相當(dāng)大的關(guān)系。
4、要配合生產(chǎn)工廠的制造工藝來設(shè)定DRC (Design Rule Check)及與測(cè)試相關(guān)的設(shè)計(jì)(如測(cè)試點(diǎn))。其它與電氣相關(guān)所要注意的問題就與電路特性有絕對(duì)的關(guān)系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長(zhǎng)短而定。
24：pcb設(shè)計(jì)中需要注意哪些問題？
答PCB設(shè)計(jì)時(shí)所要注意的問題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個(gè)要注意的原則。
1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會(huì)影響信號(hào)品質(zhì)，甚至電磁輻射問題。
2、電源和地相關(guān)的走線與過孔(via)要盡量寬，盡量大。
3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對(duì)走線的難易，甚至信號(hào)質(zhì)量都有相當(dāng)大的關(guān)系。
4、要配合生產(chǎn)工廠的制造工藝來設(shè)定DRC (Design Rule Check)及與測(cè)試相關(guān)的設(shè)計(jì)(如測(cè)試點(diǎn))。其它與電氣相關(guān)所要注意的問題就與電路特性有絕對(duì)的關(guān)系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長(zhǎng)短而定。
25．有關(guān)高速PCB設(shè)計(jì)中的EMC、EMI問題
問：在高速PCB設(shè)計(jì)時(shí)我們使用的軟件都只不過是對(duì)設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查，而設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢怎樣設(shè)置規(guī)則呢我使用的是CADENCE公司的軟件。
答：一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.
一個(gè)好的EMI/EMC設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會(huì)事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對(duì)外的連接器, 高速信號(hào)盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號(hào)之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號(hào)電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassis ground)。
26．關(guān)于PCB設(shè)計(jì)中的阻抗匹配問題
問：在高速PCB設(shè)計(jì)時(shí)為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設(shè)計(jì)時(shí)怎樣來考慮這個(gè)問題？另外關(guān)于IBIS模型，不知在那里能提供比較準(zhǔn)確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太準(zhǔn)確，很影響仿真的參考性。
答：在設(shè)計(jì)高速PCB電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對(duì)的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。
IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果?；旧螴BIS可看成是實(shí)際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測(cè)量， 但限制較多)，而SPICE的資料與芯片制造有絕對(duì)的關(guān)系，所以同樣一個(gè)器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會(huì)隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因?yàn)闆]有其它人會(huì)比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。
27． PCB設(shè)計(jì)工具比較
問：請(qǐng)問就你個(gè)人觀點(diǎn)而言：針對(duì)模擬電路（微波、高頻、低頻）、數(shù)字電路（微波、高頻、低頻）、模擬和數(shù)字混合電路（微波、高頻、低頻），目前PCB設(shè)計(jì)哪一種EDA工具有較好的性能價(jià)格比（含仿真）？可否分別說明。
答：限于本人應(yīng)用的了解，無法深入地比較EDA工具的性能價(jià)格比，選擇軟件要按照所應(yīng)用范疇來講，我主張的原則是夠用就好。
常規(guī)的電路設(shè)計(jì)，INNOVEDA 的 PADS 就非常不錯(cuò)，且有配合用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了70%的應(yīng)用場(chǎng)合。在做高速電路設(shè)計(jì)，模擬和數(shù)字混合電路，采用Cadence的解決方案應(yīng)該屬于性能價(jià)格比較好的軟件，當(dāng)然Mentor的性能還是非常不錯(cuò)的，特別是它的設(shè)計(jì)流程管理方面應(yīng)該是最為優(yōu)秀的。
以上觀點(diǎn)純屬個(gè)人觀點(diǎn)！
28．關(guān)于數(shù)/模分開布局與智能布局
問：當(dāng)一個(gè)系統(tǒng)中既存在有RF小信號(hào)，又有高速時(shí)鐘信號(hào)時(shí)，通常我們采用數(shù)/模分開布局，通過物理隔離、濾波等方式減少電磁干擾，但是這樣對(duì)于小型化、高集成以及減小結(jié)構(gòu)加工成本來說當(dāng)然不利，而且效果仍然不一定滿意，因?yàn)椴还苁菙?shù)字接地還是模擬接地點(diǎn)，最后都會(huì)接到機(jī)殼地上去，從而使得干擾通過接地耦合到前端，這是我們非常頭痛的問題，想請(qǐng)教專家這方面的措施。
答：既有RF小信號(hào)，又有高速時(shí)鐘信號(hào)的情況較為復(fù)雜，干擾的原因需要做仔細(xì)的分析，并相應(yīng)的嘗試用不同的方法來解決。要按照具體的應(yīng)用來看，可以嘗試一下以下的方法。
0：存在RF小信號(hào)，高速時(shí)鐘信號(hào)時(shí)，首先是要將電源的供應(yīng)分開，不宜采用開關(guān)電源，可以選用線性電源。
1：選擇RF小信號(hào)，高速時(shí)鐘信號(hào)其中的一種信號(hào)，連接采用屏蔽電纜的方式，應(yīng)該可以。
2：將數(shù)字的接地點(diǎn)與電源的地相連（要求電源的隔離度較好）,模擬接地點(diǎn)接到機(jī)殼地上。
3：嘗試采用濾波的方式去除干擾。
高速PCB設(shè)計(jì)指南——PCB布線
在PCB設(shè)計(jì)中布線是完成產(chǎn)品設(shè)計(jì)的重要步驟可以說前面的準(zhǔn)備工作都是為它而做的
在整個(gè)PCB中以布線的設(shè)計(jì)過程限定最高技巧最細(xì)工作量最大PCB布線有單面布線 雙面布線及多層布線布線的方式也有兩種自動(dòng)布線及交式布線在自動(dòng)布線之前 可以用交互式預(yù)先對(duì)要求比較嚴(yán)格的線進(jìn)行布線輸入端與輸出端的邊線應(yīng)避免相鄰平行 以免產(chǎn)生反射干擾必要時(shí)應(yīng)加地線隔離兩相鄰層的布線要互相垂直平行容易產(chǎn)生寄生耦合 自動(dòng)布線的布通率依賴于良好的布局布線規(guī)則可以預(yù)先設(shè)定 包括走線的彎曲次數(shù)導(dǎo)通孔的數(shù)目步進(jìn)的數(shù)目等一般先進(jìn)行探索式布經(jīng)線快速地把短線連通 然后進(jìn)行迷宮式布線先把要布的連線進(jìn)行全局的布線路徑優(yōu)化它可以根據(jù)需要斷開已布的線 并試著重新再布線以改進(jìn)總體效果 對(duì)目前高密度的PCB設(shè)計(jì)已感覺到貫通孔不太適應(yīng)了 它浪費(fèi)了許多寶貴的布線通道為解決這一矛盾出現(xiàn)了盲孔和埋孔技術(shù)它不僅完成了導(dǎo)通孔的作用 還省出許多布線通道使布線過程完成得更加方便更加流暢更為完善PCB 板的設(shè)計(jì)過程是一個(gè)復(fù)雜而又簡(jiǎn)單的過程要想很好地掌握它還需廣大電子工程設(shè)計(jì)人員去自已體會(huì) 才能得到其中的真諦 1 電源地線的處理 既使在整個(gè)PCB板中的布線完成得都很好但由于電源 地線的考慮不周到而引起的干擾會(huì)使產(chǎn)品的性能下降有時(shí)甚至影響到產(chǎn)品的成功率所以對(duì)電 地線的布線要認(rèn)真對(duì)待把電地線所產(chǎn)生的噪音干擾降到最低限度以保證產(chǎn)品的質(zhì)量 對(duì)每個(gè)從事電子產(chǎn)品設(shè)計(jì)的工程人員來說都明白地線與電源線之間噪音所產(chǎn)生的原因 現(xiàn)只對(duì)降低式抑制噪音作以表述 1眾所周知的是在電源地線之間加上去耦電容
2盡量加寬電源地線寬度最好是地線比電源線寬它們的關(guān)系是地線電源線信號(hào)線通常信號(hào)線寬為0.20.3mm,最經(jīng)細(xì)寬度可達(dá)0.050.07mm,電源線為1.22.5 mm 對(duì)數(shù)字電路的PCB可用寬的地導(dǎo)線組成一個(gè)回路, 即構(gòu)成一個(gè)地網(wǎng)來使用(模擬電路的地不能這樣使用)
3用大面積銅層作地線用,在印制板上把沒被用上的地方都與地相連接作為地線用或是做成多層板電源地線各占用一層
4數(shù)字電路與模擬電路的共地處理 現(xiàn)在有許多PCB不再是單一功能電路數(shù)字或模擬電路而是由數(shù)字電路和模擬電路混合構(gòu)成的因此在布線時(shí)就需要考慮它們之間互相干擾問題特別是地線上的噪音干擾 數(shù)字電路的頻率高模擬電路的敏感度強(qiáng)對(duì)信號(hào)線來說高頻的信號(hào)線盡可能遠(yuǎn)離敏感的模擬電路器件對(duì)地線來說整人PCB對(duì)外界只有一個(gè)結(jié)點(diǎn)所以必須在PCB內(nèi)部進(jìn)行處理數(shù)模共地的問題而在板內(nèi)部數(shù)字地和模擬地實(shí)際上是分開的它們之間互不相連只是在PCB與外界連接的接口處如插頭等數(shù)字地與模擬地有一點(diǎn)短接請(qǐng)注意只有一個(gè)連接點(diǎn)也有在PCB上不共地的這由系統(tǒng)設(shè)計(jì)來決定
- 1 - 高速 PCB 設(shè)計(jì)指南
3 信號(hào)線布在電地層上 在多層印制板布線時(shí)由于在信號(hào)線層沒有布完的線剩下已經(jīng)不多再多加層數(shù)就會(huì)造成浪費(fèi)也會(huì)給生產(chǎn)增加一定的工作量成本也相應(yīng)增加了為解決這個(gè)矛盾可以考慮在電地層上進(jìn)行布線首先應(yīng)考慮用電源層其次才是地層因?yàn)樽詈檬潜Ａ舻貙拥耐暾?/p>
4 大面積導(dǎo)體中連接腿的處理 在大面積的接地電中常用元器件的腿與其連接對(duì)連接腿的處理需要進(jìn)行綜合的考慮就電氣性能而言元件腿的焊盤與銅面滿接為好但對(duì)元件的焊接裝配就存在一些不良隱患如_焊接需要大功率加熱器_容易造成虛焊點(diǎn)所以兼顧電氣性能與工藝需要做成十字花焊盤稱之為熱隔離heat shield俗稱熱焊盤Thermal這樣可使在焊接時(shí)因截面過分散熱而產(chǎn)生虛焊點(diǎn)的可能性大大減少多層板的接電地層腿的處理相同
5 布線中網(wǎng)絡(luò)系統(tǒng)的作用 在許多CAD系統(tǒng)中布線是依據(jù)網(wǎng)絡(luò)系統(tǒng)決定的網(wǎng)格過密通路雖然有所增加但步進(jìn)太小圖場(chǎng)的數(shù)據(jù)量過大這必然對(duì)設(shè)備的存貯空間有更高的要求同時(shí)也對(duì)象計(jì)算機(jī)類電子產(chǎn)品的運(yùn)算速度有極大的影響而有些通路是無效的如被元件腿的焊盤占用的或被安裝孔定們孔所占用的等網(wǎng)格過疏通路太少對(duì)布通率的影響極大所以要有一個(gè)疏密合理的網(wǎng)格系統(tǒng)來支持布線的進(jìn)行 標(biāo)準(zhǔn)元器件兩腿之間的距離為0.1英寸(2.54mm),所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為0.1英寸(2.54 mm)或小于0.1英寸的整倍數(shù)如0.05英寸0.025英寸0.02英寸等 6 設(shè)計(jì)規(guī)則檢查DRC 布線設(shè)計(jì)完成后需認(rèn)真檢查布線設(shè)計(jì)是否符合設(shè)計(jì)者所制定的規(guī)則同時(shí)也需確認(rèn)所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求一般檢查有如下幾個(gè)方面 1線與線線與元件焊盤線與貫通孔元件焊盤與貫通孔貫通孔與貫通孔之間的距離是否合理是否滿足生產(chǎn)要求 2電源線和地線的寬度是否合適電源與地線之間是否緊耦合低的波阻抗在PCB中是否還有能讓地線加寬的地方 3對(duì)于關(guān)鍵的信號(hào)線是否采取了最佳措施如長(zhǎng)度最短加保護(hù)線輸入線及輸出線被明顯地分開 4模擬電路和數(shù)字電路部分是否有各自獨(dú)立的地線 5后加在PCB中的圖形如圖標(biāo)注標(biāo)是否會(huì)造成信號(hào)短路
6對(duì)一些不理想的線形進(jìn)行修改
7在PCB上是否加有工藝線阻焊是否符合生產(chǎn)工藝的要求阻焊尺寸是否合適字符標(biāo)志是否壓在器件焊盤上以免影響電裝質(zhì)量
8多層板中的電源地層的外框邊緣是否縮小如電源地層的銅箔露出板外容易造成短路
電容器的寄生作用與雜散電容
問：我想知道如何為具體的應(yīng)用選擇合適的電容器，但我又不清楚許多不同種類的電容器有哪些優(yōu)缺點(diǎn)?
答：為具體的應(yīng)用選擇合適類型的電容器實(shí)際上并不困難。一般來說，按應(yīng)用分類，大多數(shù)電容器通常分為以下四種類型(見圖14.1)：
·交流耦合，包括旁路(通交流隔直流)
·去耦(濾掉交流信號(hào)或?yàn)V掉疊加在直流信號(hào)上的高頻信號(hào)或?yàn)V掉電源、基準(zhǔn)電源和信號(hào)電路中的低頻成分)
·有源或無源RC濾波或選頻網(wǎng)絡(luò)
·模擬積分器和采樣保持電路(捕獲和儲(chǔ)存電荷)
盡管流行的電容器有十幾種，包括聚脂電容器、薄膜電容器、陶瓷電容器、電解電容器，但是對(duì)某一具應(yīng)用來說，最合適的電容器通常只有
一兩種，因?yàn)槠渌愋偷碾娙萜?，要么有的性能明顯不完善，要么有的對(duì)系統(tǒng)性能有“寄生作用”，所以不采用它們。
問：你談到的“寄生作用”是怎么回事?
答：與“理想”電容器不同，“實(shí)際”電容器用附加的“寄生”元件或“非理想”性能來表征，其表現(xiàn)形式為電阻元件和電感元件，非線性
和介電存儲(chǔ)性能。“實(shí)際”電容器模型如圖14.2所示。由于這些寄生元件決定的電容器的特性，通常在電容器生產(chǎn)廠家的產(chǎn)品說明中都有詳
細(xì)說明。在每項(xiàng)應(yīng)用中了解這些寄生作用，將有助于你選擇合適類型的電容器。
問：那么表征非理想電容器性能的最重要的參數(shù)有哪些?
答：最重要的參數(shù)有四種：電容器泄漏電阻RL(等效并聯(lián)電阻EPR)、等效串聯(lián)電阻(ESR)、等效串聯(lián)電感(ESL)和介電存儲(chǔ)(吸收)。
電容器泄漏電阻，RP：在交流耦合應(yīng)用、存儲(chǔ)應(yīng)用(例如模擬積分器和采 樣保持器)以及當(dāng)電容器用于高阻抗電路時(shí)，RP是一項(xiàng)重要參數(shù)，
電容器的泄漏模型如圖所示。
理想電容器中的電荷應(yīng)該只隨外部電流變化。而實(shí)際電容器中的RP使電荷以RC時(shí)間常數(shù)決定的速率緩慢泄漏。
電解電容(鉭電容和鋁電容)的容量很大，由于其隔離電阻低，所以漏電流非常大(典型值5～20nA/μF)，因此它不適合用于存儲(chǔ)和耦合。最
適合用于交流耦合及電荷存儲(chǔ)的電容器是聚四氟乙烯電容器和其它聚脂型(聚丙烯、聚苯乙烯等)電容器。
等效串聯(lián)電阻(ESR)，R ESR ：電容器的等效串聯(lián)電阻是由電容器的引腳電阻與電容器兩個(gè)極板的等效電阻相串聯(lián)構(gòu)成的。當(dāng)有大的交流電
流 通過電容器，R ESR使電容器消耗能量(從而產(chǎn)生損耗)。這對(duì)射頻電路和載有高波紋電 流的電源去耦電容器會(huì)造成嚴(yán)重后果。但對(duì)精密
高阻抗、小信號(hào)模擬電路不會(huì)有很大的影響。R ESR最低的電容器是云母電容器和薄膜電容器。
等效串聯(lián)電感(ESL)，L ESL:電容器的等效串聯(lián)電 感是由電容器的引腳電感與電容器兩個(gè)極板的等效電感串聯(lián)構(gòu)成的。像R ESR 一樣，L
ESL在射頻或高頻工作環(huán)境下也會(huì)出現(xiàn)嚴(yán)重問題，雖然精密電路本身在直流或低頻條件下正常工作。其原因是用子精密模擬電路中的晶體管
在過渡頻率(transition freque ncie s)擴(kuò)展到幾百M(fèi)或幾G的情況下，仍具有增益，可以放大電感值很低的諧振信號(hào)。這就是在高頻情況下
對(duì)這種電路的電源端要進(jìn)行適當(dāng)去耦的主要原因。
電解電容器、紙介電容器和塑料薄膜電容器不適合用于高頻去耦。這些電容器基本上是由多 層塑料或紙介質(zhì)把兩張金屬箔隔開然后卷成一
個(gè)卷筒制成的。這種結(jié)構(gòu)的電容具有相當(dāng)大的自感，而且當(dāng)頻率只要超過幾兆赫時(shí)主要起電感的作用。對(duì)于高頻去耦更合適的選擇應(yīng)該是單
片陶瓷電容器，因?yàn)樗鼈兙哂泻艿偷牡刃Т?lián)電感。單片陶瓷電容器是由多層夾層金屬 薄膜 和陶瓷薄膜構(gòu)成的，而且這些多層薄膜是按照
母線平行方式排布的，而不是按照串行方式卷 繞的。
單片陶瓷電容的不足之處是具有顫噪聲(即對(duì)振動(dòng)敏感)，所以有些單片陶瓷電容器可能會(huì)出 現(xiàn)自共振，具有很高的Q值，因?yàn)榇?lián)電阻值及
與其在一起的電感值都很低。另外，圓片陶 瓷電容器，雖然價(jià)格不太貴，但有時(shí)電感很大。
問：在電容器選擇表中，我看到“損耗因數(shù)”這個(gè)術(shù)語。請(qǐng)問它的含義是什么?
答：因?yàn)殡娙萜鞯男孤╇娮?、等效串?lián)電阻和等效串聯(lián)電感，這三項(xiàng)指標(biāo)幾 乎總是很難分開，所以許多電容器制造廠家將它們合并成一項(xiàng)
指標(biāo)，稱作損耗因數(shù)(disspat ion factor)，或DF，主要用來描述電容器的無效程度。損耗因數(shù)定義為電容器每周期損耗 能量與儲(chǔ)存能量
之比。實(shí)際上，損耗因數(shù)等于介質(zhì)的功率因數(shù)或相角的余弦值。如果電容器在關(guān)心頻帶范圍的高頻損耗可以簡(jiǎn)化成串聯(lián)電阻模型，那么等效
串聯(lián)電阻與總?cè)菘怪仁菍?duì)損耗因數(shù)的一種很好的估算，即DF≈ωR ESR C還可以證明，損耗因數(shù)等于電容器品質(zhì)因數(shù)或Q值的倒數(shù)，在電容
器制造廠家的產(chǎn)品說明中有時(shí)也給出這項(xiàng)指標(biāo)。介質(zhì)吸收，R DA ，C DA ：?jiǎn)纹沾呻娙萜鞣浅＿m用于高頻去耦， 但是考慮介質(zhì)吸收問題
，這種電容器不適用于采樣保持放大器中的保持電容器。介質(zhì)吸收是一種有滯后性質(zhì)的內(nèi)部電荷分布，它使快速放電然后開路的電容器恢復(fù)
一部分電荷，見圖 14.4。因?yàn)榛謴?fù)電荷的數(shù)量是原來電荷的函數(shù)，實(shí)際上這是一種電荷記憶效應(yīng)。如果把這種電容器用作采樣保持放大器
中的保
圖144 介質(zhì)吸收作用使電容器快速放電 然后開路以恢復(fù)原來一部分電荷持電容器，那么勢(shì)必對(duì)測(cè)量結(jié)果產(chǎn)生誤 差。對(duì)于這種類型應(yīng)用推
薦的電容器，正如前面介紹的還是聚脂型電容器，即聚苯乙烯 電容 器、聚丙烯電容器和聚四氟乙烯電容器。這類電容器介質(zhì)吸收率很低(
典型值＜001%＝。 常見電容器特性比較見表141
關(guān)于高頻去耦的一般說明：
保證對(duì)模擬電路在高頻和低頻去耦都合適的最好方法是用電解電容器，例如一個(gè)鉭片電容與一個(gè)單片陶瓷電容器相并聯(lián)。這樣兩種電容器相
并聯(lián)不但在低頻去耦性能很好，而且在頻率很高的情況下仍保持優(yōu)良的性能。除了關(guān)鍵集成電路以外，一般不必每個(gè)集成電路都接一個(gè)鉭電
容器。如果每個(gè)集成電路和鉭電容器之間相當(dāng)寬的印制線路板導(dǎo)電條長(zhǎng)度小于10cm，可 在幾個(gè)集成電路之間共用一個(gè)鉭電容器。
關(guān)于高頻去耦另一個(gè)需要說明的問題是電容器的實(shí)際物理分布。甚至很短的引線都有不可忽視的電感，所以安裝高頻去耦電容器應(yīng)當(dāng)盡量靠
近集成電路，并且做到引腳短，印制線路板導(dǎo)電條寬。
為了消除引腳電感，理想的高頻去耦電容器應(yīng)該使用表面安裝元件。只要電容器的引腳長(zhǎng)度不超過1.5mm，還是選擇末端引線電容器(wire
ended capacitors)。電容器的正確使用方 法如圖14.5所示。
(a) 正確方法 (b) 錯(cuò)誤方法
·使用低電感電容器(單片陶瓷電容器)
·安裝電容器靠近集成電路
·使用表面安裝電容器
·短引腳、寬導(dǎo)電條
圖145 電容器的正確使用 雜散電容
前面我們已經(jīng)討論了電容器像元件一樣的寄生作用。
表14.1 各種電容器件性能比較表
類型典型介質(zhì)吸收優(yōu)缺點(diǎn)
NPO陶瓷電容器
吸收＜01%
外型尺寸小、價(jià)格便宜、穩(wěn)定性好、電容值范圍寬、 銷售商多、電感低
通常很低，但又無法限制到很小的數(shù)值(10nF)
聚苯乙烯電容器 0001%～0 02%
價(jià)格便宜、DA很低、電容值范圍寬、穩(wěn)定性好
溫度高于85°C，電容器受到損害、外形尺寸大、電感高
聚丙烯電容器 0001%～00 2%
價(jià)格便宜、DA很低、電容值范圍寬
溫度高于+105°C，電容器受到損害、外形尺寸大、電感
聚四氟乙烯電容器 0003%～ 002%
DA很低、穩(wěn)定性好、可在+125°C以上溫度工作、電容值范圍寬
價(jià)格相當(dāng)貴、外形尺寸大、電感高
MOS電容器 001%
DA性能好，尺寸小，可在+25°C以上溫度工作，電感低
限制供應(yīng)、只提供小電容值
聚碳酸酯電容器 01%
穩(wěn)定性好、價(jià)格低、溫度范圍寬
外形尺寸大、DA限制到8位應(yīng)用、電感高
聚酯電容器 03%～05%
穩(wěn)定性中等、價(jià)格低、溫度范圍寬、電感低
外形尺寸大、DA限制到8位應(yīng)用、電感高
單片陶瓷電容器(高k值)＞02%
電感低、電容值范圍寬
穩(wěn)定性差、DA性能差、電壓系數(shù)高
云母電容器 ＞0003%
高頻損耗低、電感低、穩(wěn)定性好、效率優(yōu)于1%
外形尺寸很大、電容值低(＜10nF＝、價(jià)格貴
鋁電解電容器 很高
電容值高、電流大、電壓高、尺寸小
泄漏大、通常有極性、穩(wěn)定性差、精度低、電感性
鉭電解電容器 很高
尺寸小、電容值大、電感適中
泄漏很大、通常有極性、價(jià)格貴、穩(wěn)定性差、精度差
問：什么是雜散電容?
答：像平行板電容器一樣，(見圖146)不論什么時(shí)候，當(dāng)兩個(gè)導(dǎo)體彼此非?？?近 (尤其是當(dāng)兩個(gè)導(dǎo)體保持平行時(shí))，便產(chǎn)生雜散電容。它
不能不斷地減小，也不能像法拉弟屏 蔽一樣用導(dǎo)體進(jìn)行屏蔽。
C="0".0085×E R ×Ad
其中：
C=電容，單位pF
E R =空氣介電常數(shù)
A=平行導(dǎo)體面積，單位mm 2
d=平行導(dǎo)體間的距離，單位mm
圖146 平行板電容器模型
雜散電容或寄生電容一般出現(xiàn)在印制線路板上的平行導(dǎo)電條之間或印制線路板的相對(duì) 面上的導(dǎo)電條或?qū)щ娖矫嬷g，見圖147。雜散電容
的存在和作用，尤其是在頻率很高 時(shí)，在電路設(shè)計(jì)中常常被忽視，所以在制造和安裝系統(tǒng)線路板時(shí)會(huì)產(chǎn)生嚴(yán)重的性能問 題，例如，噪聲變
大，頻率響應(yīng)降低，甚至使系統(tǒng)不穩(wěn)定。
通過實(shí)例說明如何用上述電容公式計(jì)算印制線路板相對(duì)面上的導(dǎo)電條產(chǎn)生的雜散電容 。對(duì)于普通的印制線路板材料，E R =47,d="1"5mm
，則其單位面積雜
散電容為3pF/cm 2 。在250MHz頻率條件下，3pF電容對(duì)應(yīng) 的電抗為2122Ω。
問：請(qǐng)問如何消除雜散電容?
答：實(shí)際上從來不能消除雜散電容。最好的辦法只能設(shè)法將雜散電容對(duì)電路的影響減到最小。減小雜散電容耦合影響的一種方法是使用法拉
弟屏蔽(Faraday shield)，它是在耦合源與受影響電路之間的一種簡(jiǎn)捷接地導(dǎo)體。
問：雜散電容是如何起作用的?
答：讓我們看一下圖14.8。圖中示出了高頻噪聲源Vn如何通過雜散電容C耦合到系統(tǒng)阻抗Z的等效電容。如果我們幾乎或不能控制Vn，或不能
改變電路阻抗Z 1 的位置，那么最好的解決方法是插入一個(gè)法拉弟屏蔽。 圖14.9示出了法拉弟屏蔽中斷耦合電場(chǎng)的情況。
圖14.8 通過雜散電容耦合的電壓噪聲
(a) 電容屏蔽中斷耦合電場(chǎng)
(b) 電容屏蔽使噪聲電流返回到噪聲源，而不通過阻抗Z1
請(qǐng)注意法拉弟屏蔽使噪聲和耦合電流直接返回到噪聲源，而不再通過阻抗Ｚ1 。
電容耦合的另一個(gè)例子是側(cè)面鍍銅陶瓷集成電路外殼。這種DIP封裝，在陶瓷封裝的頂上有 一小塊方形的導(dǎo)電可伐合金蓋，這塊可伐合金蓋
又被焊接到一個(gè)金屬圈(metallized rim)上 (見圖14.10)。生產(chǎn)廠家只能提供兩種封裝選擇：
一種是將金屬圈連接到器件封裝角上的一個(gè)引 腳上；另一種是保留金屬圈不連接。大部分邏輯電路在器件封裝的某一角上有一個(gè)接地引腳
，所以這種器件的可伐合金蓋接地。但是許多模擬電路在器件封裝的四個(gè)角上沒 有一個(gè)接地引腳，所以這側(cè)面鍍銅陶瓷DIP封裝，有時(shí)有隔
離的可伐合金 蓋·該封裝器件受容性干擾易受損壞，所以應(yīng)盡可能接地。圖14.10 由可伐合金蓋引起的電容效應(yīng) 種可伐合金蓋被懸浮。可
以證明，如果這種陶瓷DIP封裝器件的芯片不 被屏蔽，那么它要比塑料DIP封裝的同樣芯片更容易受到電場(chǎng)噪聲的損壞。
圖14.9 法拉弟電容屏蔽
不論環(huán)境噪聲電平有多么大，用戶最好的辦法是將任何側(cè)面鍍銅陶瓷封裝集成電路凡是生產(chǎn) 廠家沒有接地的可伐合金蓋接地。為了接地可
將引線焊接到可伐合金蓋上(這樣做不會(huì)損壞 芯片，因?yàn)樾酒c可伐合金蓋之間熱和電氣隔離)。如果無法焊接到可伐合金蓋上，可使用 接
地的磷青銅片做接地連接，或使用導(dǎo)電涂料將可伐合金蓋與接地引腳連接。絕對(duì)不允許將 沒有經(jīng)過檢查的實(shí)際上不允許和地連接的可伐合
金蓋接地。有的器件應(yīng)將可伐合金蓋接到電 源端而不是接到地，就屬于這種情況。在集成電路芯片的接合線(bond wires)之間不能采用法
拉弟屏蔽，主要原因是在 芯片的兩條接合線與其相聯(lián)的引線框架之間的雜散電容大約為0.2pF(見圖14.11)，觀測(cè)值 一般在0.05pF至0.6pF
之間。
圖14.11芯片接合線之間的雜散電容 考慮高分辨率數(shù)據(jù)轉(zhuǎn)換器(ADC或DAC)，它們都與高速數(shù)據(jù)總線連接。數(shù)據(jù)總線上的每條線( 大約都以2
至5V/ns的速率傳送噪聲)通過上述雜散電容影響ADC或DAC的模擬端口(見圖14.12 )。由此引起的數(shù)字邊緣耦合勢(shì)必降低轉(zhuǎn)換器的性能。
圖1412 高速數(shù)據(jù)總線上的數(shù)字噪 聲通過雜散電容進(jìn)入數(shù)據(jù)轉(zhuǎn)換器的模擬端口
為了避免這個(gè)問題，不要將數(shù)據(jù)總線與數(shù)據(jù)轉(zhuǎn)換器直接相連，而應(yīng)使用一個(gè)鎖存緩沖器作為接口 。這種鎖存緩沖器在快速數(shù)據(jù)總線與高性
能數(shù)據(jù)轉(zhuǎn)換器之間起到一個(gè)法拉弟 屏蔽作用。雖然這種方法增加了附加的器件，增加了器件的占居面積，增加了功耗，稍降低了可靠 性及
稍提高了設(shè)計(jì)復(fù)雜程度，但它可以明顯地改善轉(zhuǎn)換器的信噪比。
在Allegro15.2中SKILL的加載
1.創(chuàng)建allegro.ilinit, 在文件里添加類似load("c:/CADENCE/skill/drc.il")的語句,每句占一行.
2.將Aallegor.ilinit ,拷貝放進(jìn)C:\Cadence\SPB_15.2\share\local\pcb\skill.到了這一步在ALLEGRO的命令行應(yīng)該可以輸入SKILL所定義的命令了.但如果想在ALLEGRO的菜單添加響應(yīng)的菜單,請(qǐng)繼續(xù)往下讀
3.15.2的菜單允許用戶自己定制.在C:\Cadence\SPB_15.2\share\pcb\text\cuimenus\allegro.men為ALLEGRO自帶的菜單文件.將其COPY到C:\Cadence\SPB_15.2\share\local\pcb\menus中.
4.編輯allegro.men在里面適當(dāng)?shù)奈恢貌迦?br>POPUP "Skillfun"
BEGIN
MENUITEM "viewDRC", "drc"
END
Skillfun應(yīng)該在上一個(gè)POPUP和END對(duì)只后.viewDRC是將在菜單中顯示命令名稱.drc為這個(gè)命令名稱所對(duì)應(yīng)的SKILL程序中的命令, 也就是在COMMAND行輸入的命令.
5.重新啟動(dòng)ALLEGRO,就可以發(fā)現(xiàn)自己定義的菜單了
allegro中的熱鍵定義
首先說明一下環(huán)境變量文件（evn 文件），環(huán)境變量文件有兩個(gè)，它們分別在系統(tǒng)盤
的根目錄下的pcbevn 目錄中（比如系統(tǒng)在C 盤，那么evn 文件將在c:\pcbevn 下）和
程序安裝路徑下（如Cadence 設(shè)計(jì)系統(tǒng)程序安裝在D:\Cadence 下，則evn 文件將在
D:\Cadence\PSD_15.1\share\pcb\text 目錄下），前者是本地變量文件，后者是全局變
量文件（系統(tǒng)自動(dòng)建立，即為默認(rèn)設(shè)置）。在本地變量文件中，主要存放的用戶參數(shù)設(shè)
置值（Setup->User Preferences..如庫文件所在的路徑等）。在全局變量文件中主要描
述的是：應(yīng)用程序的工作路徑和系統(tǒng)的快捷鍵定義等等。在啟動(dòng)一個(gè)應(yīng)用程序時(shí)，應(yīng)用
程序會(huì)根據(jù)環(huán)境變量中的參數(shù)進(jìn)行初始化。
在Allegro中我們可以用alias 或funckey 命令來定義一個(gè)快捷鍵，以代替常用的設(shè)計(jì)命令。要使
定義的快捷鍵產(chǎn)生作用，我們有兩種方式來定義：
1、在命令窗口直接定義，但這樣定義的快捷鍵只能在當(dāng)前設(shè)計(jì)中使用，如果重新
啟動(dòng)設(shè)計(jì)時(shí)，快捷鍵將會(huì)失效。命令格式如下：
alias shortkey Keyboard Commands
funckey shortkey Keyboard Commands
注意：1）如果直接鍵入alias 或funckey 命令然后回車，系統(tǒng)將會(huì)彈出所有快捷鍵列表，這
相當(dāng)于執(zhí)行Tools->Utilities->Aliases/Function keys..命令。
2）alias 命令不能用來定義字母，原因是字母鍵要用來輸入命令行。但是funckey 命令
可以用來定義單個(gè)字母為快捷鍵，它比alias 命令更為強(qiáng)大，alias 能定義的它都能定義,但是字母
被定義成某快捷鍵后，該字母就不能用來輸入鍵盤命令了。
3 ） Allegro 中的所有鍵盤命令(Keyboard Commands) 列表可以通過執(zhí)行
Tools->Utilities->Keyboard Commands 命令來查看,這些命令都可以設(shè)置成快捷鍵。
2、在本地環(huán)境變量文件中直接定義，這樣定義的命令將長(zhǎng)期有效。本地的環(huán)境變
量文件是evn 文件（c:\pcbevn），我們可以對(duì)它進(jìn)行編輯。我們的alias 命令可以在第
二行開始寫（第一行是：source $TELENV），例如我們以前在Protel 或PowerPCB 中常
用的放大、縮小命令就可以如下定義：
alias Pgdown zoom out
alias Pgup zoom in
另外我們經(jīng)常用alias 命令來定義以下幾個(gè)常用的shortkey:
alias ~R angle 90(旋轉(zhuǎn)90 度)
alias ~F mirror(激活鏡相命令)
alias ~Z next(執(zhí)行下一步命令)
alias End redisplay（刷新屏幕）
alias Del Delete（激活刪除命令）
alias Home Zoom fit（全屏顯示）
alias Insert Define grid(設(shè)置柵格)
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硬件部PCB 組 賴武軍 2004-5-25
下面我們將常用的幾個(gè)命令或快捷鍵做一個(gè)說明：
一、常用鍵盤命令
在allegro 中有很多鍵盤命令，它是通過鍵盤輸入來激活或執(zhí)行相關(guān)的命令。鍵盤
命令基本上包含了大部分的菜單命令。下面列舉幾個(gè)常用的鍵盤命令。
1、x 100：Y 坐標(biāo)不變，X 方向移動(dòng)100 個(gè)單位值（以設(shè)定的原點(diǎn)為參考點(diǎn)）
2、y 100：X 坐標(biāo)不變，Y 方向移動(dòng)100 個(gè)單位值
3、x 100 100：移動(dòng)到（100，100）坐標(biāo)處
pick 命令與上面的x 或y 命令功能相同，只是在執(zhí)行pick 命令時(shí)會(huì)彈出一個(gè)窗口，輸入想要的
坐標(biāo)值就可以，與上面相對(duì)應(yīng)，pick 命令也提供三種模式：pick、pickx 和picky。
4、mirror：激活鏡相命令（本命令是先激活，后選擇要鏡相的對(duì)象）。
5、rotate：激活旋轉(zhuǎn)命令（本操作要先選取對(duì)象，后執(zhí)行該命令）
6、angle 90:旋轉(zhuǎn)90 度（本操作要先選取對(duì)象，后執(zhí)行該命令）
二、常用快捷鍵
alias F2 done：結(jié)束當(dāng)前命令
alias F3 oops：取消前一次操作
alias F4 cancel：取消當(dāng)前命令
alias F5 show element：激活“屬性顯示”命令
alias F6 add connect：執(zhí)行布線命令
alias F7 vertex：激活“增加倒角”命令
alias F8 zoom points：點(diǎn)取放大
alias F9 zoom fit：滿屏顯示
alias F10 zoom in：放大窗口
alias F11 zoom out：縮小窗口
alias F12 property edit：激活“屬性編輯”命令
funckey + subclass -+：切換到下一層
funckey - subclass --：切換到上一層
<結(jié)束>
[轉(zhuǎn)帖]以企業(yè)級(jí)DFX規(guī)范全面提升PCB設(shè)計(jì)能力
許多人認(rèn)為PCB設(shè)計(jì)就是擺放器件、連連線。但我認(rèn)為PCB設(shè)計(jì)是產(chǎn)品設(shè)計(jì)的里程碑，是整個(gè)設(shè)計(jì)進(jìn)度或項(xiàng)目進(jìn)度的重要保證，同樣也是一個(gè)企業(yè)綜合能力的體現(xiàn)。
通信企業(yè)的全球性激烈競(jìng)爭(zhēng)，迫使通信行業(yè)格外重視現(xiàn)有的設(shè)計(jì)過程和生產(chǎn)過程，并不斷的在各個(gè)環(huán)節(jié)探索、改變、延伸他們的設(shè)計(jì)思想和生產(chǎn)模式，從而實(shí)現(xiàn)他們"高效、優(yōu)質(zhì)、低成本"的理想。其中"虛擬制造"這一概念在當(dāng)今的中小通信企業(yè)中得到了廣泛的認(rèn)同，也正是這一概念的引入，對(duì)PCB設(shè)計(jì)的要求提升到了一個(gè)全新的層面，它必須是符合DFM (Design for Manufacturing)：面向制造過程的設(shè)計(jì)、DFT (Design for Test)：面向測(cè)試的設(shè)計(jì)、DFR（Design for Reliability）：面向可靠性的設(shè)計(jì)，DFC(Design for Cost) ：面向成本的設(shè)計(jì),等等很多方面。
這樣，我們的PCB設(shè)計(jì)必須是面對(duì)整個(gè)產(chǎn)品生命周期的設(shè)計(jì)，那么它必須要對(duì)產(chǎn)品生命周期中最基本的：電路設(shè)計(jì)過程、生產(chǎn)制造過程有充分的認(rèn)識(shí)，一般包括：
a．元器件的生產(chǎn)工藝、性能參數(shù)、電氣模型的提供與驗(yàn)證；
元器件的不同封裝工藝會(huì)直接影響到電裝配的加工工藝的選用和復(fù)雜程度，并直接影響產(chǎn)品的成本，同時(shí)通過對(duì)元件性能參數(shù)的分析，就能有效的理解后續(xù)的電裝配的工藝流程對(duì)前期設(shè)計(jì)的要求，同時(shí)隨著高速電路設(shè)計(jì)的深入，同樣加重了對(duì)元器件電氣模型(SPICE、IBIS等)的依賴程度，這樣對(duì)電氣模型的提供與驗(yàn)證也是PCB設(shè)計(jì)中不可或缺的一部分，它直接影響高速電路PCB設(shè)計(jì)的成功率。
b．電路設(shè)計(jì)的構(gòu)架與期望；
充分理解電路設(shè)計(jì)的構(gòu)思與最終的期望，對(duì)電路設(shè)計(jì)者本身來說不是問題，但是如果PCB設(shè)計(jì)與電路設(shè)計(jì)分別由兩個(gè)人來做的話，充分理解電路設(shè)計(jì)的構(gòu)思與最終的期望就變得尤為關(guān)鍵，它能有效的提高電路的整體性能、加快設(shè)計(jì)進(jìn)程、起到補(bǔ)充與完善電路設(shè)計(jì)的目的。
c．系統(tǒng)結(jié)構(gòu)與PCB的空間關(guān)系
系統(tǒng)結(jié)構(gòu)與PCB設(shè)計(jì)緊密相關(guān)，對(duì)系統(tǒng)結(jié)構(gòu)的充分了解，有助于PCB設(shè)計(jì)工程師在對(duì)元器件布局，特別是端口器件的布局有決定性的作用：插頭、插座、指示燈、開關(guān)、按鍵、連接纜等等的
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