16：FPGA設(shè)計中對時鐘的使用？（例如分頻等）
FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入（這些也是對時鐘邏輯操作的替代方案）。
17：FPGA設(shè)計中如何實現(xiàn)同步時序電路的延時？
首先說說異步電路的延時實現(xiàn)：異步電路一半是通過加buffer、兩級與非門等（我還沒用過所以也不是很清楚），但這是不適合同步電路實現(xiàn)延時的。在同步電路中，對于比較大的和特殊要求的延時，一半通過高速時鐘產(chǎn)生計數(shù)器，通過計數(shù)器來控制延時；對于比較小的延時，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個時鐘周期。
18：FPGA中可以綜合實現(xiàn)為RAM/ROM/CAM的三種資源及其注意事項？
三種資源：block ram;觸發(fā)器（FF），查找表（LUT）；
注意事項：1：在生成RAM等存儲單元時，應該首選block ram 資源；其原因有二：第一：使用block ram等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元。使用block ram可以說是“不用白不用”，是最大程度發(fā)揮器件效能，節(jié)約成本的一種體現(xiàn)；第二：block ram是一種可以配置的硬件結(jié)構(gòu)，其可靠性和速度與用LUT和register構(gòu)建的存儲器更有優(yōu)勢。2：弄清FPGA的硬件結(jié)構(gòu)，合理使用block ram資源；3：分析block ram容量，高效使用block ram資源；4：分布式ram資源（distribute ram）
19：Xilinx中與全局時鐘資源和DLL相關(guān)的硬件原語：
常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關(guān)于各個器件原語的解釋可以參考《FPGA設(shè)計指導準則》p50部分。
20：HDL語言的層次概念？
HDL語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標準級、功能模塊級，行為級，寄存器傳輸級和門級。
21：查找表的原理與結(jié)構(gòu)？
查找表（look-up-table）簡稱為LUT，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。 當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可
22：ic設(shè)計前端到后端的流程和eda工具？
設(shè)計前端也稱邏輯設(shè)計，后端設(shè)計也稱物理設(shè)計，兩者并沒有嚴格的界限，一般涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。
1：規(guī)格制定：客戶向芯片設(shè)計公司提出設(shè)計要求。
2：詳細設(shè)計：芯片設(shè)計公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗證一般基于systemC語言，對價后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。
3：HDL編碼：設(shè)計輸入工具：ultra ，visual VHDL等
4：仿真驗證：modelsim
5：邏輯綜合：synplify
6：靜態(tài)時序分析：synopsys的Prime Time
7：形式驗證：Synopsys的Formality.
23：寄生效應在ic設(shè)計中怎樣加以克服和利用（這是我的理解，原題好像是說，ic設(shè)計過
程中將寄生效應的怎樣反饋影響設(shè)計師的設(shè)計方案）？
24：用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出
carryout和next-stage？
process(sig_intel)
begin
case sig_intel is
when "000" => carryout <= '0';
next_state <= '0';
when "001" => carryout <= '1';
next_state <= '0';
when "010" => carryout <= '1';
next_state <= '0';
when "011" => carryout <= '0';
next_state <= '1';
when "100" => carryout <= '1';
next_state <= '0';
when "101" => carryout <= '0';
next_state <= '1';
when "110" => carryout <= '0';
next_state <= '1';
when "111" => carryout <= '1';
next_state <= '1';
when others => carryout <= 'X';
next_state <= 'X';
end case;
end process;
25：設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零，
1.畫出fsm（有限狀態(tài)機）
2.用verilog編程，語法要符合fpga設(shè)計的要求
3.設(shè)計工程中可使用的工具及設(shè)計大致過程？
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity drink_auto_sale is
port(clk: in std_logic;
reset:in std_logic;
sw101:in std_logic;
sw102:in std_logic;
buy : out std_logic;
back: out std_logic);
end drink_auto_sale;
architecture Behavioral of drink_auto_sale is
type state_type is(st0,st1);
signal cs ,ns : state_type;
begin
process(clk,reset)
begin
if(reset = '1') then
cs <= st0;
elsif(clk'event and clk = '1') then
cs <= ns;
end if;
end process;
process(reset ,cs)
begin
case cs is
when st0 => if( sw101 = '1') then
ns <= st1;
buy<= '0';
back<= '0';
elsif(sw102 = '1') then
ns <= st0;
buy<= '1';
back <= '0';
else
ns <= st0 ;
buy <= '0';
back <= '0';
end if;
when st1 => if(sw101 = '1') then
ns <= st0;
buy <= '1';
back <= '0';
elsif(sw102 = '1') then
ns <= st0;
buy <= '1';
back <= '1';
end if;
when others => ns <= st0;
buy<= '0';
back <= '0';
end case;
end process;
end Behavioral;
設(shè)計過程：設(shè)定三個狀態(tài)：0分，5分；當狀態(tài)為0分時，接收到5分信號脈沖后轉(zhuǎn)為5分；接收到10分信號脈沖時，轉(zhuǎn)到0分狀態(tài)，同時彈出飲料，不找零；狀態(tài)為5分時，接受到5分信號，彈出飲料，不找零，返回0分狀態(tài)；當接受到10分狀態(tài)時，彈出飲料，找零，并返回零分狀態(tài)。
所用設(shè)計工具：ISE7.1，modelsim,synplify
（不知道為什么上面的狀態(tài)機設(shè)計在synplify的RTL view中沒能看到狀態(tài)機流程圖，所以狀態(tài)轉(zhuǎn)移圖就沒畫）。
